Aunque los detalles son demasiado técnicos para intentar explicarlos uno a uno, les vamos a contar a rasgos generales que la JEDEC Solid State Technology Association, que regula los estándares de memorias y dispositivos basados en memorias Flash, ha anunciado los principales atributos o características en virtud de definir las especificaciones del próximo estándar para memorias RAM DDR4, que como sabemos está en desarrollo, porque hemos informado al respecto.
Antes de pasar a realizar el quote respectivo a las características de el próximo estándar DDR4 debemos mencionar que con esta nueva iteración se apuesta a lo de siempre (y no me refiero a más de lo mismo) y es el reducir el consumo y voltaje de operación de los chips/módulos, también entregar un mayor rendimiento que los estándares actuales DDR2/DDR3.
En términos generales se habla de una tasa de transferencia por-pin de 1.6 giga transferencias por segundo (GT/s) a inicialmente un máximo de 3.2 GT/s, comparado con DDR3 que en el mejor de los casos ofrece 1.6GT/s. Con esto DDR4 entregaría un notable incremento en los anchos de banda y en la velocidad de los chips, se mencionan velocidades de 2.667Mhz y más.
Sólo tomando en referencia los módulos DDR3 más veloces actualmente llegan a los 2400-2500Mhz con overclock, pero DDR4 podría exceder fácilmente esas velocidades de manera nominal.
Respecto al voltaje se mencionan cifras de 1.2v y podría ser menos incluso (1.05-1.1v) para lograr altas velocidades, un valor bastante bajo, ya que actualmente los módulos DDR3 operan a 1.35v (ULV) y 1.5v (voltaje estándar) con velocidades “estándares” para mayores frecuencias se suele subir el voltaje.
Hay más mejoras técnicas que pueden revisar en las principales características publicadas por la JEDEC a continuación:
Additional features in development include:
- Three data width offerings: x4, x8 and x16
- New JEDEC POD12 interface standard for DDR4 (1.2V)
- Differential signaling for the clock and strobes
- New termination scheme versus prior DDR versions: In DDR4, the DQ bus shifts termination to VDDQ, which should remain stable even if the VDD voltage is reduced over time.
- Nominal and dynamic ODT: Improvements to the ODT protocol and a new Park Mode allow for a nominal termination and dynamic write termination without having to drive the ODT pin
- Burst length of 8 and burst chop of 4
- Data masking
- DBI: to help reduce power consumption and improve data signal integrity, this feature informs the DRAM as to whether the true or inverted data should be stored
- New CRC for data bus: Enabling error detection capability for data transfers – especially beneficial during write operations and in non-ECC memory applications.
- New CA parity for command/address bus: Providing a low-cost method of verifying the integrity of command and address transfers over a link, for all operations.
- DLL off mode supported
Para los que ya están pensando en preguntar por las latencias, lamentamos decirles que una vez más no se han mencionado valores, ya que DDR4 no es un producto por ahora, sino que un estándar en desarrollo. Las especificaciones finales para DDR4 se esperan para el segundo trimestre del 2012, a partir de ese entonces, los fabricantes podrán comenzar a desarrollar sus productos siguiendo los lineamientos del estándar, de todos modos mayor información se dará en una conferencia en Chicago en el mes de Septiembre de este año.
[JEDEC]
